米ケイデンス、論理設計で正確なフィジカル設計の予測可能なソリューションを開発
Ｃａｄｅｎｃｅ Ｌｏｇｉｃ Ｄｅｓｉｇｎ Ｔｅａｍ Ｓｏｌｕｔｉｏｎ、
論理設計・フィジカル設計間における設計収束の課題を解決
論理設計者によるフィジカル設計を予測可能に
ハイスピードな低消費電力設計の品質と精度を改善
電子設計のイノベーションで世界をリードするケイデンス・デザイン・システムズ社（本社：米国カリフォルニア州サンノゼ市、社長兼ＣＥＯ：Ｍｉｃｈａｅｌ Ｊ．Ｆｉｓｔｅｒ（マイケル・Ｊ・フィスター）、日本法人 本社：神奈川県横浜市、社長：川島良一、以下ケイデンス）は、７月９日（米国現地時間）、複雑な半導体の設計を論理設計チームからフィジカル・インプリメンテーション・チームへハンド・オフするために必要なタイミング、消費電力、チップサイズ、およびスケジュール予測の課題に対応する革新的なソリューションを開発したことを発表しました。
Ｃａｄｅｎｃｅ Ｌｏｇｉｃ Ｄｅｓｉｇｎ Ｔｅａｍ Ｓｏｌｕｔｉｏｎは、”ｄｅｓｉｇｎ ｗｉｔｈ ｐｈｙｓｉｃａｌ”（フィジカル設計を考慮した設計）を実現する新しいアプローチにより、論理設計においてより正確にフィジカル設計を予測するという困難な課題を解決します。
このアプローチは、グローバル・シンセシス・テクノロジを備えたケイデンスのＥｎｃｏｕｎｔｅｒ（Ｒ） ＲＴＬ Ｃｏｍｐｉｌｅｒ ＸＬと、Ｆｉｒｓｔ Ｅｎｃｏｕｎｔｅｒ（Ｒ） ＸＬのシリコン仮想プロトタイピングのテクノロジを新しい方法で統合活用しています。この新しいアプローチにより、論理設計チームは、バックグランドで実際のフィジカル・フロアプラン・データを使用しながら、自動的に設計および合成できるため、論理設計とフィジカル設計におけるタイミングの差異を取り除き、その結果、設計の品質およびフィジカルな予測性が向上し、設計のより迅速な収束と、改善されたｑｕａｌｉｔｙ ｏｆ ｓｉｌｉｃｏｎ（ＱｏＳ：チップ・サイズ、スピード、消費電力など、設計の品質改善を詳細配線レベルまで計測する新しい尺度）が実現します。
フィジカル・タイミングの影響は、プロセス・テクノロジの世代が進むにつれ、重要性を増していますが、設計の論理的な視点と物理的な視点の間のギャップは放置されたままです。このことは、論理設計チームとフィジカル設計チーム間における、数多くの長期に亘る設計のイタレーションの原因となっており、設計スケジュール達成の阻害になっています。今日に至るまで、論理設計者は、タイミング・マージンを多めにとることによってこの課題を回避してきましたが、それが容認できないほどのチップ・サイズや消費電力の増大の原因となっています。
Ｃａｄｅｎｃｅ Ｌｏｇｉｃ Ｄｅｓｉｇｎ Ｔｅａｍ Ｓｏｌｕｔｉｏｎは、この困難な課題を、従来の統計的なワイヤーロード・モデルを、現実の物理的なＬＥＦファイル、およびＣＡＰテーブル情報に基づくタイミング情報に置き換えることにより解決します。ＲＴＬからゲート・レベル・ネットリストへの移行および最適化プロセスは、Ｅｎｃｏｕｎｔｅｒ ＲＴＬ Ｃｏｍｐｉｌｅｒに含まれるケイデンス独自のアルゴリズムである、Ｐｈｙｓｉｃａｌ Ｌａｙｏｕｔ Ｅｓｔｉｍａｔｉｏｎ（ＰＬＥ）によって主導されます。ＰＬＥのアルゴリズムは、すでに１００件を越えるテープアウト事例により、インプリメンテーションに最適な収束性の高いネットリストを生成できることが実証されています。
さらに、新しくかつ独自の手法として、Ｆｉｒｓｔ Ｅｎｃｏｕｎｔｅｒのシリコン仮想プロトタイピング機能が、Ｅｎｃｏｕｎｔｅｒ ＲＴＬ Ｃｏｍｐｉｌｅｒのためのコックピットに統合され、最も正確なフィジカル・インターコネクト・タイミング情報を迅速に入手できます。フィジカル・レイアウト予測アルゴリズムと、シリコン仮想プロトタイピング・テクノロジの組み合わせにより、ＲＴＬからゲート・レベルにわたる完全なインターコネクト・モデルが生成され、長配線、短配線の双方を正確にモデリングすることができます。これにより、論理上および物理上のタイミングの視点のずれを除去し、スケジュールを大幅に狂わせる大規模なイタレーションと消費電力のコストの増加をもたらす余分なタイミング・マージンを徹底的に回避します。
■Ｃａｄｅｎｃｅ Ｌｏｇｉｃ Ｄｅｓｉｇｎ Ｔｅａｍ Ｓｏｌｕｔｉｏｎ
Ｃａｄｅｎｃｅ Ｌｏｇｉｃ Ｄｅｓｉｇｎ Ｔｅａｍ Ｓｏｌｕｔｉｏｎは、ｐｌａｎ－ｔｏ－ｃｌｏｓｕｒｅマネジメントおよびロジカル・サインオフを通して、設計と検証の双方をカバーする統合されたｈｏｌｉｓｔｉｃ（総合的）な手法によって論理設計チームのスケジュールの予測性を改善します。このソリューションは、特定のタイプの設計チームに特化したソリューションを提供するというケイデンスの製品セグメント化戦略に基づくものです。Ｌｏｇｉｃ Ｄｅｓｉｇｎ Ｔｅａｍ Ｓｏｌｕｔｉｏｎの“ｄｅｓｉｇｎ ｗｉｔｈ ｐｈｙｓｉｃａｌ”の機能は、７月１２日および１３日に東京にて開催されるＤＡ ＳＨＯＷ／ＣＤＮＬｉｖｅ！ Ｊａｐａｎにて紹介されます。
ケイデンス・コメント：
Ｎｉｍｉｓｈ Ｍｏｄｉ（米国ケイデンス、Ｃｏｒｐｏｒａｔｅ Ｖｉｃｅ Ｐｒｅｓｉｄｅｎｔ ｏｆ Ｆｒｏｎｔ Ｅｎｄ Ｄｅｓｉｇｎ）：「今回の画期的なソリューションにより、論理設計チームは、正確なタイミング収束を可能にする自動化された手法が得られるため、フィジカル・インプリメンテーション・チームとの間で発生する設計の繰り返しを大幅に削減できます。この機能は、設計スケジュールの予測性を大幅に向上させ、ｑｕａｌｉｔｙ ｏｆ ｓｉｌｉｃｏｎを劇的に改善します。この手法は、実証されたテクノロジを組み合わせて使用し、よりよい成果を生みだすという新しい方法です。今回の発表は、設計者の課題に対してｈｏｌｉｓｔｉｃなソリューションを提供するという観点から取り組むことにより、Ｃａｄｅｎｃｅ Ｌｏｇｉｃ Ｄｅｓｉｇｎ Ｔｅａｍ Ｓｏｌｕｔｉｏｎが論理設計者に対して目にみえる利益を実現した事例の一つです。」